System Hardware Composition
Hver høyhastighets sender / mottaker består av to kanaler: en sender og en mottaker. Senderen og mottakeren er sammensatt av et fysisk kodende underlag (PCS, P-felt Si-Cal Coding Sublayer) og et ekstra medielag for fysisk media (PMA, Physic-Cal Media Additional Sublayer).
PCS inkluderer kjernelogikkimplementering av digitale funksjoner i transceiveren som er kompatibel med den støttede protokollen, og overføringskanalen inkluderer fasekompensasjon FIFO, byte serializer, 8B / 10B koderen og andre moduler. Mottakskanaler inkluderer ordjustering, hastighetsmatching FIFO, 8B / 10B dekoder, byte-avstrenging, bytesorterer, fasekompensasjon FIFO og andre moduler.
PMA inkluderer en analog krets for I / O-buffere, en CDR, SER / DES og en programmerbar forhåndsvekting og utjevning for å optimalisere ytelsen til en seriell datakanal.
Når enhetens sender / mottakerkanal fungerer, overføres utdata parallelle data i FPGA-arkitekturen gjennom senderen PCS og PMA, og til slutt konverteres til serielle data som skal sendes ut. De mottatte inngangsseriedataene behandles av mottakeren PMA og PCS i serielt dataformat og overføres til den interne FP-arkitekturen for videre behandling.
FPGA-integrasjonen
Høyhastighets transceivere er mye brukt. Ved å ta SATA-grensesnitt solid state-disk basert på FPGA som et eksempel, er SATA-interface solid state-disk utviklingen av den fremtidige trenden, mens høyhastighets serielle mottakere realiserer IP-kjernelagringsmodus for SATA, og høyhastighets-transceivere er nøkkelkomponentene av fysisk lagimplementering av SATA-protokoll. SATA-protokollens serielle data fungerer med en overføringshastighet på 1,5-6Gbit / s, som ikke kan realiseres direkte av FPGA. For å imøtekomme dette kravet integrerer mange FPGA-produsenter generelle høyhastighets fysiske enheter i FPGA, og gir fleksibel konfigurasjonsmodus for å utføre mange lignende funksjoner.
